目的

　最近はIP（Intellectual property=知的財産）としてハードウェアデザインを入手してFPGAで実証試験をしてからLSIを作ることが多くなっている。
　その結果、デザイン段階での試験は別の者がやり、物理的にできあがったものは実現した者が別に試験することとなる。デザインをした者は前提となる予期した環境でそのIPが動くことを期待する。しかし必ずしもデザインした者が想定した環境でそのIPが使われるわけではない。デザイン段階での想定を超えた現実が待ち構えているとも言える。
　大規模であっても単純な回路ブロック、たとえばFFTのような物では入出力が明快かつ単機能なのでそれほどの問題はおきない。しかしCPUのように動作する順序や手順が問題になるものでは単純な検査はできない。
　こんな現状から、ハードウェアIPの試験手順として主にCPU、高機能LSI、周辺部の過去例を調査する。

バスバッファ

• 動作環境　CPU=i8088　Clk=3.5795MHz
• 初期症状　しばらく放置すると暴走する
• 顛末
  • CPUの毎秒動作回数からみるとまれにしか起きない現象だった。そこでバスラインの不安定を予想し、バス端末にダンピング抵抗を装備するなどの一般的ノイズ対策を試みたが確たる進展は見られなかった。結局バグ対策は再現頻度を統計的に見る検出法での対策は困難であることが実感されただけ。確実に故障が起きるモードを発見することに全力を傾けたが約一ヵ月後にその進展が見られた。
  • キーボードを叩くとわずかに暴走の確率が増えたように感じられたので、キーボードからのイベントで動くソフトのある一部が問題なのであろうと予想して仔細にアセンブラコードを観察してみたがどれも異なっていた。最終的に他の通信などでも問題があることがわかりキーボードや通信に関連する割り込みイベントの処理を調査した。
  • イベントは　イベントを発生するLSI→8259（割り込みコントローラ）→8088（CPU)と受け渡される。このとき8088はいくつかのステートを順に実行している。8259は割り込み要因に応じて分岐ベクトルをバスラインに出力する。このベクトルがバスバッファ（74LS373）に取り込まれる。しかしクロックエッジでバスに流しだされるように設計したタイミングであったのだが、よく観察すると8259が出力したとたんにバスが不安定になることが判明した。
  • 問題は74LS373ではENABLE(クロック)が L になるとスルーになる瞬間があることだったのだ。そこで74LS374に交換して対策が終了した。
  • • 373 = Octal D-Type Transparent Latched with 3-State Outputs
    • 374 = Octal D-Type Edge-Triggered Flip-Flop

    373 inputs outpus -OC ENABLE D Q L H H H L H L L L L X Q0 H X X Z	374 inputs outpus nOC ENABLE D Q L ↑ H H L ↑ L L L L X Q0 H X X Z
    -OC = Negative Output Contorol

• 考察
  • CPUはダイナミックにバスが動くようではあるが大方はクロックエッジでデータ読み取りを確定する。DラッチとDFFの選定はまれに複数のLSIがバスラインを取り合うようなときに致命的な問題を引き起こすまで気づかれないことがある。
• 対策および検出法
  • 代表的な動作例でバスライン周りを設計するが、バスの微妙な取り合い関係を仔細に考察すべきだ。

8051　CPU

• 詳細レポート

• 動作環境　IPによりFPGAに作られた8051　(当然 i8051 ではない)
• 初期症状　バンク切り替え直後のインデックスレジスタの切り替え不良
• 顛末
  • 8051用のRTMを実験中に発見した。8051のRレジスタは0から7の８個のレジスタをインデックス参照する。Rレジスタを切り替えることで４バンクが簡単に切り替えられRTMで使うのに便利が良い。
  • Rレジスタの内容を更新した直後にR(0)にAレジスタの内容を書き込もうとすると、Rレジスタを更新する前のR(0)に内容を書き込んでしまった。
    1. Rレジスタの更新
    2. R(0)←A
    のつもりが
    1. R(0)←A
    2. Rレジスタの更新
    のように動作した。
• 考察
  • 確実な原因は不明、以下は推定である。
    • 高速動作を売りにした8051のIPなので先読みキャッシュの問題かもしれない。
      バンクレジスタへの変更が次のサイクルに先送りされ、AレジスタはALUの中身が即座に実行される？
• 対策
  • とりあえずは間にNOPを入れて対策。別の8051(IP)を採用したFPGAにした。
• 検出法
  • パイプラインを持つ可能性があるALU周り、特にAレジスタは反応の遅れを想定して検査する。

80286　CPU

• 動作環境　市販CPUチップ
• 初期症状　スタックあつかいの不正
• 顛末
• 考察
• 対策および検出法

8251　SIO

• 動作環境　通信装置のSIO
• 初期症状　正確な状況は思い出せない(1988-1990頃)、以下のどちらか
  1. 送信停止してもすぐに止まらない？　または　再開したときに以前の送信バッファの中身から繰り返す
  2. または、TXE、TXRDYのどちらかで送信バッファへの書き込みを要求するのだが、これが早めに出てしまい、未送信データを上書きしてしまったのかもしれない。
• 顛末
  • 割り込みルーチンの中でデータエラーが起きる。プログラムミスを前提に調査したので判明までに時間がかかった。
• 考察
  • いずれの症状にしても、送信クロックと状態表現信号の間に同期ミスがあったことは明らかだ。
• 対策および検出法
  • この現象の対策のために　8251　は　8251-A　になった。
  • プログラムのみで判定するのは非常に困難だ。外部モニタで状態を記録しつつ、しっかりケジメがついていることを確認するしかない

VccとGND

• 動作環境　デバッグボードのCPU（ARM7）
• 初期症状　
  • クロック作成用のPLLが不安定
• 顛末
  • ボードによってクロック作成用のPLLが動かず、動作しない
• 考察
  • Vccピンから出てくるインパルスノイズを逓減するためにチップフィルタを入れていたがパスコンを入れていなかったので電源インピーダンスが高くなりPLLが不安定になっていたらしい。
• 対策および検出法
  • Vccをデジタルオシロで観察してもなかなかわからない。プローブを当てたことによるノイズなのか判定がつかないのだ。地道に回路を検査するしかない。
  • 電源まわりのトラブルは判定しにくいので、各種トラブルのときはもちろん試験するときの第一項目にするべきだ。